ADC芯片测试过程及步骤

更新时间: 2024-01-26 15:43:54

阅读量：

交织采样

　　高端用户通常推动ADC SNR和采样速度的极限。如果当前最高端的ADC的SNR或者采样速度仍不能满足用户要求，那么交织采样是一个可行的解决方案。

　　下图所示为ADC交织采样：

　　两个ADC的模拟输入并联连接，采样时钟相差180度，从而实现采样速度翻倍。采样速度翻倍有两个好处，其一是提高的采样信号带宽，其二是交织采样将噪底在更宽的带宽上进行扩展，可将噪底降低3dB，如下图所示：

　　单片ADC噪底计算公式如下：

　　当多片ADC交织时，噪底计算公式如下：

　　两片或多片ADC交织也带来了另外的设计挑战。ADC之间的DC偏移的差异会在特定位置产生频谱分量。ADC之间的增益差异、INL差异和时钟相位误差会在时钟和模拟输入混频的位置产生频谱分量。

　　幸运的是，这些频谱分量的位置是已知的。但是，但是这些误差及误差幅度随温度漂移，导致频率规划非常困难。

　　下图所示为2片、3片、4片和5片ADC交织的频谱图，假定选用的ADC为理想14bit ADC，且偏移误差

　　由上图可知，尽管ADC的误差较小，但仍会造成较大的杂散响应。

　　设计者需要设计相应的经温度补偿校正的模拟或数字滤波器，滤除这些杂散。

ADC取平均

　　提高单片ADC SNR性能的另一方法是对两片或多片ADC取平均。对两片ADC取平均，可以将SNR提高3dB。

　　这种取平均技术降低了ADC之间的非相关噪声，包括热噪声、内部ADC参考噪声或非确定孔径时钟抖动。相反地，取平均技术并不会降低了ADC之间的相关噪声，包括ADC设计固有的失真、ADC外部时钟和模拟输入的通用误差（common error）。

　　假定各片ADC的SNR相同，则4片取平均可将系统SNR提高6dB，而提高20dB需要100片ADC取平均，计算公式如下：

　　如前所述，孔径时钟抖动是非相关噪声源。假定所有ADC具有相同且随机的孔径时钟抖动，下式可用于计算系统所能容忍的最大外部时钟抖动：

抖动（Dithering）

　　ADC具有确定性和系统性的错误，且具有重复性。理论上，可以通过添加一个低量级的随机噪声来最大限度地减少这些错误。添加低量级随机噪声，以改善 ADC 失真的过程称为抖动（Dithering）。

　　Dithering的要点如下：

　　Dithering可以降低谐波的水平，但是可能会有增加噪底的负面影响

　　谐波性能改善与信号的类型和幅度有关，在某些情况下，甚至不会有改善

　　为了将SNR恶化降到最低，某些Dithering技术在电路中需要随机化的部分添加噪声，后续又要消除这些噪声

　　Dithering可以ADC外部添加，某些ADC内置了Dithering选项

　　某些情况下，真实世界中已经包括了足够的表现为抖动的噪声

　　设计师要决定是否有必要采用Dithering。Dithering是一项复杂的技术，在决定采用前必须深刻理解其内涵。

上一篇:ADC芯片的模拟输入和输出

下一篇:ADC芯片测试过程及步骤

新闻动态

新闻动态

ADC芯片测试过程及步骤

相关文章推荐: